第831章 芯片进展3

    “第一，纳米片晶体管（GAAFET） 的刻蚀控制。

    我们对纳米片叠层的精度、栅极环绕的控制，极其不稳定，这是良率波动的主要来源之一。”

    “第二，高介电常数金属栅极（HKMG） 的堆叠精度和均匀性。

    新材料的热预算和界面态极其敏感，均匀性偏差导致阈值电压（Vt）漂移严重。”

    “第三，也是最致命的，”他的语气几乎带着一丝绝望。

    “极紫外（EUV）光刻技术的应用调试。

    EUV光源的功率、稳定性，以及配套的光刻胶、掩膜版技术，全部受到最严格的限制，获取极其困难，调试进度几乎停滞。

    没有稳定可靠的EUV光刻，很多关键的精细结构无法实现，良率和性能都无从谈起。”

    他指着图表上那个刺眼的数字：

    “目前MPW试产的综合良率......仍然在25%-30% 的区间剧烈波动，最低甚至探至18%。

    而且，波动没有收敛的趋势。

    姚总，这个良率，对于单颗成本就高达数十美元的高端旗舰芯片来说，是商业上无法接受的。”

    会议室的温度仿佛瞬间降到了冰点。

    25%-30%且不稳定的良率，意味着超过三分之二的芯片是废品，这不仅是成本的灾难，更是量产交付的噩梦。

    孟良凡的面色也无比凝重。

    他双手交叉支在桌上，身体前倾，沉声道：

    “N+1的困境，是基础物理学、材料科学和精密工程极限的综合体现。

    这堵墙，靠工艺团队硬撞，代价太大，进度也无法保证。”

    他再次将目光投向陈默，这次带着更深的期待和恳求。

    “陈总，我们恳请开辟第二战场。

    设计端和工具链必须承担更多责任。

    现有的EDA工具，在应对N+1这样逼近物理极限的工艺时，已经显得力不从心，更别说再往后的N+2工艺了。

    我们迫切需要工具链的再次革命。”

    他语速加快，列举出痛点：

    “我们需要能进行原子级器件建模的工具，能精确模拟掺杂原子分布对性能的影响；

    

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